QFN封裝在SMT組裝的焊接品質

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15 11 月, 2010

QFN (Quad Flat No leads，四方平面無引腳封裝)在現今電子業界的IC封裝當中似乎有越來越普遍的趨勢，QFN的優點是體積小，足以媲美CSP(Chip Scale Package)封裝，而且成本也相對便宜，IC的生產製程良率也蠻高的，還能為高速和電源管理電路提供較佳的共面性以及散熱能力等優點。此外，QFN封裝不必從四側引出接腳，因此電氣效能更勝引線封裝必須從側面引出多接腳的SO等傳統封裝 IC。

盡管QFN封裝有這麼多的電氣及使用上的優點，但它卻給電路板組裝廠帶來不少的焊接品質衝擊，因為 QFN 的無引腳設計，一般很難從其外觀的焊錫點來判斷其焊錫性是否良好，雖然 QFN 的封裝側面仍留有焊腳，但有些 IC封裝業者只是把【Lead-frame(導線架)】切斷露出其切斷面，並沒有再加以電鍍處理，所以基本上QFN側面的吃錫就不太容易，再加上保存一段時間後切斷面容易氧化，更造成側面上錫的困難。

▼ QFN 的側面焊腳為導線架(lead frame)的切斷面，並無電鍍層。
QFN_side_cut_off01QFN_side_cut_off02

QFN 吃錫標準

其實在 IPC-A-610D, Section 8.2.13 Plastic Quad Flat Pack No Leads (PQFN) 的規範中，並未明確定義 QFN 的側邊吃錫一定要有平滑的圓弧形曲線出現。

There are some package configurations that have no toe exposed or do not have a continuous solderable surface on the exposed toe on the exterior of the package and a toe fillet will not form.

也就是說QFN的焊接其實可以不用管側邊的焊接狀況，只要確保QFN焊腳底部及正底部的散熱片位置真正的吃錫部份就可以了。QFN底部焊腳的吃錫其實可以想像成BGA，所以建議應該可以參考 IPC-A-610D, Section 8.2.12 Plastic BGA 的標準，至於中間接地焊墊的吃錫可能得視各家的設計而定。

2019/10/10 update:
大概是大家對QFN的焊錫標準有太多的爭議了，所以IPC-A-610E及610F的版本反而把這個PQFN章節從規範中移除，但是改成了BTC(Bottom Termination Componnets，底部端子)，新規格中有提到適用QFN-EP適用BTC，而且沒有規定側邊焊點的爬錫高度，因為一般的BTC零件是沒有側邊焊點設計的。

而這個新規定似乎還是無法說服大部分的客戶對QFN焊錫品質的疑慮！
IPC-BTC所以有些人就想拿 Castellated terminations(城堡形端子)這個章節的最小填錫高度25％(Class II)來套用到QFN的側邊焊點，但是如果細讀IPC會發現IPC的城堡形端子規定就是給那些有側邊焊點有表面處裡的零件，而不像是給QFN零件的。

IPC-Castellated01

所以，至今為止一般QFN的側邊焊接仍然存在些許的爭議。因為如果無法使用AOI或Visual來檢查其焊墊好壞，就無法100%確認焊錫品質好壞，所以汽車業正在推動「側邊可焊的QFN」封裝，這樣就可以使用AOI來檢查QFN的焊接品質了。

▼ QFN側邊焊腳吃錫雖然不好，但因為其底面吃錫良好，所以電氣特性仍然良好。
QFN_soldering02QFN_soldering01 QFN_side_cut_off04QFN_side_cut_off03

▼ QFN側邊焊腳吃錫良好。
QFN_soldering_good02QFN_soldering_good01

QFN 焊錫性檢查及測試

就如同BGA的焊錫檢查標準，目前QFN封裝的焊錫檢查除了用電測(In-Circuit-Test、Function Verification Test) 來偵測其功能之外，一般也會佐以光學儀器或X-ray來檢查其焊錫的開、短路等不良現象。老實說 X-Ray 的等級不夠好的話，還真的不是很容易檢查出來QFN的焊錫問題。如果無論如何還是找出焊錫性的問題，最後只能使用切片(Micro-section)或用滲透染紅試驗 (Red Dye Penetration Test)查看BGA焊錫等破壞性實驗來檢查。

▼這張圖片來自網路，使用X-Ray檢查QFN焊錫。
QFN_X-ray02QFN_X-ray01

▼這張圖片來自網路，使用 X-Ray 檢查 QFN 焊錫，疑似焊接不良。
QFN_X-ray03

QFN 空焊的可能解決方法

當發現QFN有空焊時應該先澄清是否為零件氧化問題，可以把零件拿去作一下沾錫性實驗來作確認，再來要判斷是否有固定焊腳空焊的問題，一般接地腳比較容易產生空焊，可以考慮變更電路板的佈線設計，在電路板的線路(trace)上增加熱阻(thermal relief)墊來減少焊腳大面積直接接地的比率，這樣可以延緩熱量散失的速度。（所謂「熱阻」就是把接地的線路寬度縮小，讓熱能不要馬上傳導到整片的接地大銅片。）

也可以試著調整爐溫(reflow profile)，或改為斜升式迴流焊曲線(slumping type)以減少錫膏在預熱時吸收過多熱量的問題。

參考閱讀： 回流焊的溫度曲線 Reflow Profile

曾經發現有QFN底部中間的接地焊墊上印刷過多錫膏，當零件流過回流焊時造成零件浮起形成空焊的問題，這時候可以考慮將 QFN 底部中間的接地焊墊印刷成「田」字型會比整片印刷要來得好，過回流焊時也較不會因為錫膏全部熔融縮成一團而造成零件浮起浮動的情形。

另外電路板的焊墊(soldering pad)上不可以有導通孔(vias)，否則會造成錫量無法控制導致空焊發生。而中間散熱接地墊(grounding pad)上的通孔(vias)也要盡量使用綠漆塞孔，或是塞孔電鍍，如果保留大孔在接地焊墊上將嚴重影響焊錫量，並可能產生氣泡、接地吃錫不足，嚴重的還可能導至功能不良。

▼ 使用綠漆(solder mask)塞孔的通孔(vias)。
QFN_vias_plugged

關於通孔在墊(vias-in-pad)是個「公說公有理，婆說婆有理」的情況，RD希望散熱良好，所以埋入許多的通孔，但是通孔卻會造成嚴重的焊錫品質缺失，使用電鍍填孔又會增加PCB的製造成本～

延伸閱讀：導通孔在墊(Vias-in-pad)的缺點及處理原則

加「氮氣」是否可以有效增加 QFN 的良率？我只能說見仁見智，氮氣是可以防止零件氧化，但能否焊上 QFN 的側面焊腳，還是有待觀察，況且加氮氣會增加成本，還是擺在最後再考慮就好了。

相關閱讀：SMT回焊爐加氮氣(N2)的優缺點探討

後記：

為了確保汽車符合安全性及高可靠性的要求，汽車行業要求原始設備製造商(OEM) 必須執行100%的組裝後自動視覺檢查 (AVI, Automatic Visual Inspection)。

還是要有大咖出來主持正義大家才會重視問題並提出解決對策，鑑於QFN焊錫難以判斷問題，近來有些零件商開始提供「側面可焊式階梯焊點的QFN封裝（wettable flank-plated QFN）」，製造商在QFN側邊焊點做了部份電鍍，也就是可以保證QFN側邊焊點至少部份吃錫，也可以方便作業員從側邊就可以判斷QFN焊接是否良好，不知道是否有人使用過？效果如何？


(圖片來自NXP)

以上是個人對 QFN 的瞭解與看法，如有不同意見、看法，歡迎留言討論…

相關閱讀：
Step-up & step-down stencil 鋼板局部加厚/打薄
讓通孔元件/傳統插件也走迴焊爐製程(paste-in-hole)
【3D X-Ray CT】非破壞性立體斷層掃描分析PCBA不良

Quality(品質), SMT, Soldering(焊錫)
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訪客留言內容（Comments）

可否請教,一般QFN如何判定銲接不良,是否有X-RAY的標準?

留言 by Chris Yeh on 2010/11/16 @ 23:49:43

Chris;
個人認為就是沿用IPC-A-610 的 BGA 標準，X-ray 的判定應該也是按照氣泡大小與銲錫好不好來判定。

留言 by 工作熊 on 2010/11/18 @ 18:07:33

很感謝你的高見,最近咱的FPC實裝板,一直被QFN這類IC 搞得頭暈腦漲….問題是空焊和短路
但在様品時沒有ICT測點和FUNCTION TEST.
請問該如何解樣品階段的問題
是否真的要100% 作X-RAY?
謝
JACKIE 0915061102

留言 by jackie on 2010/12/23 @ 10:29:46

個人意見，首先我不認為一般的X-Ray可以照得出QFN的空焊，如果是短路當然可以用X-Ray。所以要看你的目的為何才決定要不要用X-Ray。一般在樣品試作時會沒有ICT，但還是可以要求要有測點，除錯時可以做量測用途，樣品試作時通常會用AOI看大致的焊性，少數的工廠會用飛針，但必須有測點，像QFN這一類的焊性問題通常會使用功能實裝測試或是目檢，如果旁邊沒有太高的零件擋住的話，一般有經驗的Operator都可以看出QFN的焊性問題。

留言 by 工作熊 on 2010/12/23 @ 19:14:53

很有见地

留言 by fj on 2012/06/11 @ 17:02:16

熊大
IPC-A-610 中BGA X-Ray氣泡25%以下, 是如何判定?
整個焊點中氣泡直徑的25% 還是面積25%?
在規定中並無定義說明,是否有定義的佐證資料.
Tech

留言 by Tech on 2012/08/24 @ 22:48:35

Hi 熊大
目前公司產品 用了一顆 SUPPER IO 為 QFP 128 PIN 封裝 由於 在 客戶的xp 模式下 無法進入 從外觀焊點 來看 & 用鋼針 都無法撥動 焊點 可是 該現象 只要重新 用 烙鐵 拉焊 即可進入 xp 因此 目前還無法判定 真因 要請教下 要如何用科學的方式 驗證 焊錫性 謝謝

留言 by Allen on 2012/09/14 @ 08:58:31

Allen;
這個問題好像跟前一個回答的問題有點類似？
一般的IC有時候需要特考慮阻抗對IC的影響，有時候雖然有焊接上，但如果焊點稍有脫落就會造成阻抗升高的問題，而會造成阻抗昇高的可能原因有：
1. 零件外接觸焊接不良
2. 零件內接觸不良(如IC的焊點脫落(Wire bonding))
3. 電路板的銜接點(因為熱漲冷縮可能斷裂)
而這些問題大部分都無法經由放大鏡或是X-Ray來檢查出來，可能得使用高倍顯微鏡或有經驗的工程師作切片才能得到答案。
另外有些空焊或是包焊可能無法經有撥動焊腳來確認，建議檢查一下每支腳的爬錫狀況來確認。可能的話一隻腳一隻腳點焊，看看能不能找出有問題的腳，再做進一步的分析。

留言 by 工作熊 on 2012/09/14 @ 14:00:12

想請教：
IPC雖然並未規範QFN需側面吃錫平滑
但是如果QFN側面確有吃錫，且因錫膏過多導致QFN底部的錫膏與與側邊填積的錫膏之間變成薄脆容易斷裂時，針對這種情形，IPC是否有特別規範？

留言 by Michael on 2012/12/17 @ 11:23:59

Michael;
好像沒有看過這樣的規定，不知道有沒有哪位路過的有經驗。

留言 by 工作熊 on 2012/12/17 @ 17:38:21

這確定是沒有定義的!!可以參考IPC-A-610E 8.3.13
會形成斷裂一般來說都是應力造成的情況會比較多
但如果是因為底部錫量太少導致強度不夠,輕微的應力就造成斷裂的話
應該要先從錫量改善開始著手

留言 by ewew on 2012/12/17 @ 19:29:32

Hi 熊大，
感謝您的資料分享，是否有DRQFN的制程不良案列分享？目前在我們生產的產品中DRQFN出現了pillow joint的問題，您覺得和哪些因素有關係？profile，PCB PAD 設計？stencil plate開孔？

留言 by zhi-yong on 2013/04/05 @ 11:09:31

Zhi-Yong;
印象中這種DRQFN有點類似BGA，但只有錫膏印刷，沒有錫球。
如果你有留意BGA的設計，會發現現在新的BGA包裝，焊點已經不會設在在四個角落的位置了，這是因為四個角落的焊點經常會容易出現枕頭效應的問題，我想告訴你的是枕頭效應不見得改變錫膏的印刷，或是PCB的焊墊就可以解決，這個有一大部分跟零件以及PCB的變形有關，另外也要考慮PCB的大片鋪銅有沒有設計thermal relief 來降低熱傳導的問題。

留言 by 工作熊 on 2013/04/05 @ 14:30:22

Hi 熊大，
感謝您的及時回覆，不知如何上傳圖片給您參閱，說明一下，PCB設計已經留有thermal pad，且出現pillow joint的位置為DRQFN的內pin中間位置，且PCB Pad尺寸比零件焊盤尺寸小15.2%左右。並且鋼板的厚度已經到0.08的極限了。另外有沒有機會通過調整profile來改善此部分呢？

留言 by zhi-yong on 2013/04/08 @ 10:22:15

zhi-yong;
如果有需要做進一步討論時，建議可以到本部落格的Facebook粉絲上，如果不想讓別人看到也可以使用私訊，也可以上傳照片及附檔。
這裡有一篇【BGA枕頭效應(head-in-pillow)發生的可能原因】或許可以從中找到一些答案。

另外，ewew也給了你一些不錯的建議，可以參考。

留言 by 工作熊 on 2013/04/08 @ 13:48:37

To zhi-yong
先檢視一下你的PCB板的板彎問題
從你的描述來看,會出現在中間位置的話應該是PCB過reflow時
PCB變型下沉,你的這個零件是不是也在PCB中間的附近呢??
一般pillow joint只要克服板彎問題(PCB or 零件本身)
就能得到大幅度的改善

留言 by ewew on 2013/04/08 @ 11:23:49

QFN 應用在 陶瓷基板厚膜上, Reflow 的profile 是否有特殊要求?

留言 by fan on 2013/04/11 @ 18:14:53

fan;
個人沒有「陶瓷基板厚膜」的經驗，看看其他人有沒有類似經驗囉!

留言 by 工作熊 on 2013/04/12 @ 21:15:17

版主你好
之前我也對QFN的IC感冒一陣子
對於IC底部中間一大片的GND點
在LAYOUT的時後，不知道有這麼多眉角要注意
之前我畫的時後，是用中間畫一片正方形的PAD
再加一些PTH的孔，貫穿到BOTTOM
看了你的文意，得知這樣設計不好，我想改進

我看了你的講解，請問是不是SMT怕有殘留空氣
所以要挖孔，但是此孔旁邊要留防焊層
不知以上我所了解的是否正確??????

另外以下是你文章的最後一段文字
請問不要有導通孔是什麼意思
焊墊又是什麼呢

另外電路板的焊墊上盡量不要有導通孔(vias)，中間散熱接地墊上的通孔(vias)也要盡量塞孔，否則容易影響焊錫量及氣泡的產生，嚴重的還可能導至焊接不良。

留言 by Scott on 2014/02/10 @ 14:16:17

Scott;
難得你有心想要在Layout上改善這樣的問題，值得鼓勵。
你的對於SMT殘留空氣的理解可能有些誤會。有先了解為何擔心空氣殘留的問題，因為空氣如果被密閉了，加熱過程中沒有地方宣洩，就會造成爆孔的解果。那什麼情況下SMT的空氣被密閉？當Vias被錫膏阻塞住把空氣包覆在空孔內的時候，那如果通孔只有一邊被錫膏堵住，另一邊沒有，這樣是不是就不會爆孔了，是的，只有空氣有地方宣洩就不會爆孔。但是這樣子錫膏就會從印刷錫膏這一面流到另一面，因為錫膏加熱後會變成液態而流經通孔，會造成錫量不足的問題。
通孔上面加防焊的目的就是不希望錫膏流經通孔，造成錫量不足的問題，而不是怕爆孔。所有就算用防焊加在通孔上，一般只建議加單面，因為加兩面就會有密封空氣在通孔內發生爆孔的問題。所以我們會要求塞孔，塞孔後就不會有空氣殘留通孔內的問題，因為沒有空間存空氣。

留言 by 工作熊 on 2014/02/10 @ 14:57:00

版大
感謝你的回答，不過有些問題還是不確定
現在我們的目的是要想辦法不要有空氣殘留裡面，對吧
所以我們設計的時後，會挖導通孔
但是我們又不想錫流到導通孔照成錫不足
所以我們設計導通孔的時後
把孔週圍畫有防焊，讓錫流不進孔
以上為我的理解

另外請問防焊加單面就好，是什麼意思?
假設我的TOP上了IC，作了以上處理
BOTTOM有沒有加防焊，不都沒關係了嗎?

留言 by Scott on 2014/02/11 @ 12:06:21

Scott;
你的瞭解大致上正確。
在QFN的接地PAD作vias並覆蓋綠漆，目的是不讓錫膏流入vias，這個要看vias的孔徑大小，孔徑小的話或許可以完全覆蓋住vias的洞孔表面，但是無法塞住(plug)孔洞，所以如果vias的雙面都使用綠漆蓋住孔口，就會把空氣包覆在vias內，經過reflow時就會有爆孔的風險。如果vias的孔洞夠大，綠漆就無法完全覆蓋洞口，基本上就不會有爆孔的風險，但是這樣就會減少QFN接地PAD的面積，要自己衡量得失。
再回到vias單面覆蓋綠漆的問題，另外一面雖然說不要完全覆蓋住孔洞，但是旁邊的annual ring還是建議要覆蓋綠漆，以避免其他短路的風險，除非有其他特殊需求。

留言 by 工作熊 on 2014/02/11 @ 14:31:02

想請問您有聽過或看看樹脂封裝膠體上再覆蓋一片銅片來幫助散熱的產品嗎?

留言 by John on 2014/11/14 @ 11:24:36

John;
不知道你講的是不是這種散熱片。

留言 by 工作熊 on 2014/11/14 @ 13:46:15

不是 . 我指的是一般IC膠體的上方 , 利用模壓時把銅片一起壓合在膠體上方 . 有這種產品嗎 ?

留言 by John on 2014/11/14 @ 14:42:16

John;
早期有些功率晶體是這樣做，現在好像比較少見了。

留言 by 工作熊 on 2014/11/14 @ 16:17:26

熊大 您好:
請問一下，如果要判斷QFN零件焊接是否有虛焊/冷焊的情形，
把測試不穩定的板上QFN零件拆下來，
以板上跟零件PAD上的錫量狀態做判斷合理嗎?
這樣子判斷是否不準確？
有另外寄信提供照片，期待您的建議。

留言 by Martin on 2015/10/16 @ 09:43:04

Martin;
一般來說，QFN的焊錫良否最好可以從側面的吃錫狀況及X-Ray輔助來做第一階段的判斷，不過QFN的側邊經常會氧化造成不易吃錫，如果不能由側邊吃錫來判斷時建議就要使用X-Ray來判斷其IC下方的錫量是否足夠來判斷。
所以，如果客戶未做任何的X-Ray確認，就只能檢查吹下來的錫量是否足夠從旁證明，因為吹下來如果吹得過頭，焊錫就會移動，就是破壞現場了，現場破壞後要重建可能就有點難度。
ICT測試對於虛焊或假焊本來就有盲點，這裡有個方法是朋友提供的但還沒是記作過，可以考慮在ICT或是FVT測試時用一整支未使用過的鉛筆，皮頭朝下，距器件約5cm，讓其自由下落衝擊目標零件三次，來看看是否會發生測試不良。當然測試必須有測試到這顆IC的情況下。

留言 by 工作熊 on 2015/10/16 @ 12:43:39

PCB上要塞的via，塞孔油墨可以on在pad上嗎？ (SM Open Size > Via Size)

留言 by Mac on 2016/09/08 @ 11:42:05

Mac,
【塞孔油墨可以on在pad】製程上沒有問題，但要看各家RD的膽識，敢不敢這樣做。因為會降低接地的接觸面積。

留言 by 工作熊 on 2016/09/08 @ 13:13:53

“曾經發現有QFN底部中間的接地焊墊上印刷過多錫膏，當零件流過迴流焊時造成零件浮起形成空焊的問題”請教這裡所謂零件浮起是因為外側 Pad reflow後Proile相對較低；還是錫的內聚力造成壟起比原本鋼板還厚?鋼板厚度相同，過多錫膏是因為鋼板開口過大嗎? 我碰到一個問題，原本DFN的原件換成SOP8，但共用PCB焊鋼板，SMT廠卻經常反映Pin 5 or 8 Open。cross Section發線膠體傾斜，接地焊墊的錫經過Reflow後高度降低很少因為Molding Compound不吃錫。此處錫膏和外側Pad昇、降溫若不同步是否會頂起元件?為何PCB Layout外側1, 4, 5, 8 Pad面積作成幾乎兩倍中間Pad 2, 3, 6, 7?

留言 by 傅廷明 on 2017/03/12 @ 19:20:59

傅廷明,
QFN中間接地的焊墊，一般不建議全面印刷錫膏，通常會印刷成井字形，一方面可以方便氣體逃逸，另一方面可以避免錫膏太鍋集中，造成QFN本體漂浮旋轉或是浮高造成焊腳空焊的問題。
你的問題也有可能是回焊爐溫度曲線調整的不好所造成，如果預熱區(pre-heat)與吸熱區(Soak)溫度不足時，會造成焊腳比QFN中間接地的錫膏先融化，就有機會頂起QFN。

留言 by 工作熊 on 2017/03/12 @ 20:56:20

Thanks for quick response. 這次發生問題的是SOP8和QFN8使用相同PCB和鋼板。
Reflow完錫和PCB Pad間收縮不是應該降低高度嗎?如何頂起和浮高元件?
外側比元件下的錫膏較早融化而降低高度，故元件被下方尚未融化的錫頂起元件而使外側的腳OPEN?
PCB Layout為何元件四踋的Pin 1, 4, 5, 8 Pad面積較大?相同錫膏量Pad面積大會較早or晚融化?

留言 by 傅廷明 on 2017/03/12 @ 23:11:22

傅廷明,
1. SOP與QFN共用鋼板，應該SOP會有問題，因為SOP底下不用吃錫？
2. 錫膏熔融的狀態下就會頂高零件，錫膏太多的話零件還會漂浮。如果錫膏重新凝固時集中在某一處就會單邊浮高。
3. 一般來說，QFN中間的接地的錫膏會比外邊焊腳的錫膏較慢融化。
4. 不是很清楚你的問題關於「PCB Layout為何元件四踋的Pin 1, 4, 5, 8 Pad面積較大?相同錫膏量Pad面積大會較早or晚融化?」，但推測是【Solder Mask Defined】與【Non-Solder Mask Defined】或【Copper Defined】焊墊造成，這個查一下谷歌大神就知道了。建議可以上照片。

留言 by 工作熊 on 2017/03/13 @ 11:30:56

Hi, 此PCB Layout中間的Pad 2, 3, 6, 7較小；而四角Pad 1, 4, 5, 8面積約為中間Pad的兩倍，錫膏塗佈呈L型約1/4 Pad無錫膏，中間接地焊墊錫膏塗成兩條狀，寬度約同Pad 2、長度略長。PCB Pad面積相對較大是否升/降溫、融化/凝固較慢?

另外，錫膏冷卻凝固的收縮利能把IC腳向下折嗎?
SMT Mounter Pick & Place的動作有機會把IC腳向下折嗎?

有辦法寄照片給您釋疑嗎? 謝謝!

留言 by 傅廷明 on 2017/03/13 @ 15:19:26

熊大您好 :
請問QFN電鍍厚度是否會影響SMT ? SMT在入料檢驗時有相關規範嗎 ?

留言 by John on 2017/07/26 @ 17:39:13

John,
焊腳的電鍍厚度及金屬一般會影響SMT，電鍍一般是為了達到保護焊腳免於氧化並提供良好的焊習性，如果電鍍太薄，就容易出現氧化問題，不過具體要看什麼金屬鍍層，一般的焊腳應該是「銅」底鍍上「鎳」，再度「錫」。

留言 by 工作熊 on 2017/08/03 @ 19:42:53

請問QFN IC 底部若有Epad, 此Epad 大小是否會影響SMT打件,若同樣6×6 的IC,是否能同時打4×4與4.5×4.5 Pad IC,SMT打件主要需考量哪一個size? 是否有需要IC元件需control EPad 大小的range要求?

留言 by kumay777 on 2018/09/06 @ 09:56:28

Kumay,
如果是電源QFN一定有Epad。
Epad會不會影響SMT打件，一般是不會的。
QFN不建議Co-layout，否則Epad不可能開得太大，這樣會造成散熱的效率問題。至於你說的6×6、4.5×4.5、4.0×4.0如果是Epad尺寸，Epad的開孔必須遷就最小的IC，散熱效率必須RD認可。如果沒有Epad則可能會造成溢錫。

留言 by 工作熊 on 2018/09/07 @ 17:13:33

謝謝熊大，喜歡您的文章，對我的幫助很大!!

與您分享這個連結，不知道您看得到嗎?

留言 by Anna on 2019/01/15 @ 14:47:20

Anna,
那個是大陸盜版網站。無奈!

留言 by 工作熊 on 2019/01/15 @ 17:43:43

熊大，那個有綠漆的元件，在封裝業應該稱做LGA才對。QFN是用金屬導線架的元件。

留言 by Evan on 2019/05/01 @ 10:58:26

Evan,
你可能誤會了，有綠漆的圖片是PCB的QFN接地焊墊，用綠漆將通孔塞孔。
你說的LGA應該算是零件，一般大多使用在RF模組上。

留言 by 工作熊 on 2019/05/01 @ 21:54:04

你好！很喜歡你的文章。請教一下有規範IC打點要為第1pin的標準資料嗎

留言 by Mike on 2019/05/17 @ 21:38:09

Mike,
可以查看IPC-7351，但不是大家都遵守這樣的規範。

留言 by 工作熊 on 2019/05/19 @ 14:46:03

在網上找到一篇文章：SMT技術貼 | 還在糾結QFN晶片側面不上錫？http://www.yc-esc.com/h-nd-17.html?_ngc=-1

IPC國際標準中針對QFN側面露銅不做可焊處理的端子不做上錫要求，但是在下文中又提及”城堡形端子的最小填充高度在二級規範達25%”，請問兩者是否有衝突？

謝謝

留言 by Charles on 2019/10/08 @ 11:44:33

Charles,
IPC-A-610F的8.3.13講的是BTC(底部端子元件)，所以沒有側邊焊接。
IPC-A-610F的8.3.13講的才是Castellated terminations(城堡形端子)，例如QFN，所以側邊焊錫要求25% (Class 2)。
看來從IPC-A-610E就開始要求25%了。

留言 by 工作熊 on 2019/10/09 @ 09:43:15

謝謝熊大的回答，但還是有不明白。

根據同一份IPC-A-610F文件，QFN是BTC(底部端子元件)的一種，為何有兩套標準?BTC沒有側邊焊接標準，但針對QFN就要焊錫高度25%?
還是我有理解錯誤，請指點。謝謝您

留言 by Charles on 2019/10/09 @ 11:16:29

Charles,
去找一份IPC-A-610E版本之後的來看看，現在分成BTC及Castellated terminations了，
QFN該界定為BTC還是Castellated?問問你的客戶吧，或者你就是客戶，就自己決定囉！重點是功能要確保

留言 by 工作熊 on 2019/10/09 @ 23:31:23

關於QLN焊接方式,以下是個人經驗
工具
工作站 JBC主機(可控溫) 升溫400度
有鉛錫
助焊劑

1.將QLN 側面(無電鍍層)固定四個點後,進行焊接.
2.使用相機(微距拍攝)確認是否焊接點有上錫及短路現象.

留言 by Shawn Huang on 2020/02/23 @ 01:16:25

一般的焊腳應該是「銅」底鍍上「鎳」，再度「錫」

更正一下:
=> 焊腳底材為銅, 鍍層有:
a. 純錫 => 封裝廠電鍍
b. 鎳鈀或鎳鈀金 => 導線架廠電鍍

留言 by Karl on 2020/07/29 @ 15:20:08

請教，SMT貼片過爐後，引腳端及PCB PAD端吃錫都OK，但錫面中間分層導致No Weltting。請問可能是什麼問題造成這樣的分層呢?

留言 by 老馬 on 2020/08/03 @ 18:48:53

老馬,
你可以參考一下BGA枕頭效應(head-in-pillow,HIP)發生的可能原因與機理
一般都是零件融錫時翹起，過了回焊區後回復原狀所造成。

留言 by 工作熊 on 2020/08/03 @ 21:42:54

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