QFN封裝在SMT組裝的焊接品質

Chris;
個人認為就是沿用IPC-A-610 的 BGA 標準，X-ray 的判定應該也是按照氣泡大小與銲錫好不好來判定。

個人意見，首先我不認為一般的X-Ray可以照得出QFN的空焊，如果是短路當然可以用X-Ray。所以要看你的目的為何才決定要不要用X-Ray。一般在樣品試作時會沒有ICT，但還是可以要求要有測點，除錯時可以做量測用途，樣品試作時通常會用AOI看大致的焊性，少數的工廠會用飛針，但必須有測點，像QFN這一類的焊性問題通常會使用功能實裝測試或是目檢，如果旁邊沒有太高的零件擋住的話，一般有經驗的Operator都可以看出QFN的焊性問題。

Allen;
這個問題好像跟前一個回答的問題有點類似？
一般的IC有時候需要特考慮阻抗對IC的影響，有時候雖然有焊接上，但如果焊點稍有脫落就會造成阻抗升高的問題，而會造成阻抗昇高的可能原因有：
1. 零件外接觸焊接不良
2. 零件內接觸不良(如IC的焊點脫落(Wire bonding))
3. 電路板的銜接點(因為熱漲冷縮可能斷裂)
而這些問題大部分都無法經由放大鏡或是X-Ray來檢查出來，可能得使用高倍顯微鏡或有經驗的工程師作切片才能得到答案。
另外有些空焊或是包焊可能無法經有撥動焊腳來確認，建議檢查一下每支腳的爬錫狀況來確認。可能的話一隻腳一隻腳點焊，看看能不能找出有問題的腳，再做進一步的分析。

Michael;
好像沒有看過這樣的規定，不知道有沒有哪位路過的有經驗。

Zhi-Yong;
印象中這種DRQFN有點類似BGA，但只有錫膏印刷，沒有錫球。
如果你有留意BGA的設計，會發現現在新的BGA包裝，焊點已經不會設在在四個角落的位置了，這是因為四個角落的焊點經常會容易出現枕頭效應的問題，我想告訴你的是枕頭效應不見得改變錫膏的印刷，或是PCB的焊墊就可以解決，這個有一大部分跟零件以及PCB的變形有關，另外也要考慮PCB的大片鋪銅有沒有設計thermal relief 來降低熱傳導的問題。

zhi-yong;
如果有需要做進一步討論時，建議可以到本部落格的Facebook粉絲上，如果不想讓別人看到也可以使用私訊，也可以上傳照片及附檔。
這裡有一篇【BGA枕頭效應(head-in-pillow)發生的可能原因】或許可以從中找到一些答案。

另外，ewew也給了你一些不錯的建議，可以參考。

fan;
個人沒有「陶瓷基板厚膜」的經驗，看看其他人有沒有類似經驗囉!

Scott;
難得你有心想要在Layout上改善這樣的問題，值得鼓勵。
你的對於SMT殘留空氣的理解可能有些誤會。有先了解為何擔心空氣殘留的問題，因為空氣如果被密閉了，加熱過程中沒有地方宣洩，就會造成爆孔的解果。那什麼情況下SMT的空氣被密閉？當Vias被錫膏阻塞住把空氣包覆在空孔內的時候，那如果通孔只有一邊被錫膏堵住，另一邊沒有，這樣是不是就不會爆孔了，是的，只有空氣有地方宣洩就不會爆孔。但是這樣子錫膏就會從印刷錫膏這一面流到另一面，因為錫膏加熱後會變成液態而流經通孔，會造成錫量不足的問題。
通孔上面加防焊的目的就是不希望錫膏流經通孔，造成錫量不足的問題，而不是怕爆孔。所有就算用防焊加在通孔上，一般只建議加單面，因為加兩面就會有密封空氣在通孔內發生爆孔的問題。所以我們會要求塞孔，塞孔後就不會有空氣殘留通孔內的問題，因為沒有空間存空氣。

Scott;
你的瞭解大致上正確。
在QFN的接地PAD作vias並覆蓋綠漆，目的是不讓錫膏流入vias，這個要看vias的孔徑大小，孔徑小的話或許可以完全覆蓋住vias的洞孔表面，但是無法塞住(plug)孔洞，所以如果vias的雙面都使用綠漆蓋住孔口，就會把空氣包覆在vias內，經過reflow時就會有爆孔的風險。如果vias的孔洞夠大，綠漆就無法完全覆蓋洞口，基本上就不會有爆孔的風險，但是這樣就會減少QFN接地PAD的面積，要自己衡量得失。
再回到vias單面覆蓋綠漆的問題，另外一面雖然說不要完全覆蓋住孔洞，但是旁邊的annual ring還是建議要覆蓋綠漆，以避免其他短路的風險，除非有其他特殊需求。

John;
不知道你講的是不是這種散熱片。

John;
早期有些功率晶體是這樣做，現在好像比較少見了。

Martin;
一般來說，QFN的焊錫良否最好可以從側面的吃錫狀況及X-Ray輔助來做第一階段的判斷，不過QFN的側邊經常會氧化造成不易吃錫，如果不能由側邊吃錫來判斷時建議就要使用X-Ray來判斷其IC下方的錫量是否足夠來判斷。
所以，如果客戶未做任何的X-Ray確認，就只能檢查吹下來的錫量是否足夠從旁證明，因為吹下來如果吹得過頭，焊錫就會移動，就是破壞現場了，現場破壞後要重建可能就有點難度。
ICT測試對於虛焊或假焊本來就有盲點，這裡有個方法是朋友提供的但還沒是記作過，可以考慮在ICT或是FVT測試時用一整支未使用過的鉛筆，皮頭朝下，距器件約5cm，讓其自由下落衝擊目標零件三次，來看看是否會發生測試不良。當然測試必須有測試到這顆IC的情況下。

Mac,
【塞孔油墨可以on在pad】製程上沒有問題，但要看各家RD的膽識，敢不敢這樣做。因為會降低接地的接觸面積。

傅廷明,
QFN中間接地的焊墊，一般不建議全面印刷錫膏，通常會印刷成井字形，一方面可以方便氣體逃逸，另一方面可以避免錫膏太鍋集中，造成QFN本體漂浮旋轉或是浮高造成焊腳空焊的問題。
你的問題也有可能是回焊爐溫度曲線調整的不好所造成，如果預熱區(pre-heat)與吸熱區(Soak)溫度不足時，會造成焊腳比QFN中間接地的錫膏先融化，就有機會頂起QFN。

傅廷明,
1. SOP與QFN共用鋼板，應該SOP會有問題，因為SOP底下不用吃錫？
2. 錫膏熔融的狀態下就會頂高零件，錫膏太多的話零件還會漂浮。如果錫膏重新凝固時集中在某一處就會單邊浮高。
3. 一般來說，QFN中間的接地的錫膏會比外邊焊腳的錫膏較慢融化。
4. 不是很清楚你的問題關於「PCB Layout為何元件四踋的Pin 1, 4, 5, 8 Pad面積較大?相同錫膏量Pad面積大會較早or晚融化?」，但推測是【Solder Mask Defined】與【Non-Solder Mask Defined】或【Copper Defined】焊墊造成，這個查一下谷歌大神就知道了。建議可以上照片。

John,
焊腳的電鍍厚度及金屬一般會影響SMT，電鍍一般是為了達到保護焊腳免於氧化並提供良好的焊習性，如果電鍍太薄，就容易出現氧化問題，不過具體要看什麼金屬鍍層，一般的焊腳應該是「銅」底鍍上「鎳」，再度「錫」。

Kumay,
如果是電源QFN一定有Epad。
Epad會不會影響SMT打件，一般是不會的。
QFN不建議Co-layout，否則Epad不可能開得太大，這樣會造成散熱的效率問題。至於你說的6×6、4.5×4.5、4.0×4.0如果是Epad尺寸，Epad的開孔必須遷就最小的IC，散熱效率必須RD認可。如果沒有Epad則可能會造成溢錫。

Anna,
那個是大陸盜版網站。無奈!

Evan,
你可能誤會了，有綠漆的圖片是PCB的QFN接地焊墊，用綠漆將通孔塞孔。
你說的LGA應該算是零件，一般大多使用在RF模組上。

Mike,
可以查看IPC-7351，但不是大家都遵守這樣的規範。

Charles,
IPC-A-610F的8.3.13講的是BTC(底部端子元件)，所以沒有側邊焊接。
IPC-A-610F的8.3.13講的才是Castellated terminations(城堡形端子)，例如QFN，所以側邊焊錫要求25% (Class 2)。
看來從IPC-A-610E就開始要求25%了。

Charles,
去找一份IPC-A-610E版本之後的來看看，現在分成BTC及Castellated terminations了，
QFN該界定為BTC還是Castellated?問問你的客戶吧，或者你就是客戶，就自己決定囉！重點是功能要確保